[pso] FIFO si bitzii din LSR

[Radu Rendec]

Sal!

Pentru cei care acum inca fac debugging, am constatat urmatoarea
chestie:

Daca FIFO-urile sunt activate, se genereaza intrerupere de THRE (b2 = 0,
b1 = 1 in IIR) imediat ce trimitem un byte, iar in LSR gasim EDHR si
ETHR (bitii 6 si 5 setati).

Cu toate astea, inca se pot gasi octeti in FIFO, care sunt transmisi pe
seriala !!! Poate sunt eu prea dizzy dupa o zi de coding & debugging si
e normal sa fie asa.

Oricum, side effect-ul este ca dupa ce ati gasit EDHR si ETHR in LSR
celalalt port inca poate sa primeasca date. Daca flush-ul se bazeaza pe
conditia "buffer software gol si ETHR" puteti sa va treziti ca celalalt
port primeste date dupa clear_in, avand in vedere ca clear_in se face
imediat dupa flush (cand se presupune ca NU se mai transmit date pe
sarma).

Scuze daca am aberat... sper sa foloseasca totusi celor care n-au avut
de lucru si au activat FIFO-urile.

Radu